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半導體產業/電子科技(3)

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WingStar
路人甲乙丙

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Posted - 07/10/2026 : 15:54:15

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http://www.acewings.com/cobrachen/forum/topic.asp?TOPIC_ID=11888

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WingStar
路人甲乙丙

Taiwan
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Posted - 07/10/2026 : 15:56:35

https://www.eetimes.com/deep-uv-lithography-processing-the-best-kept-secret-of-euv-lithography/

在半導體製造領域，DUV曝光技術常被視為落後於EUV的舊世代製程，然而高階晶片量產在物理特性上高度依賴這兩種技術的混合重組(Hybrid Lithography)，
在現今3nm與2nm等先進製程節點中，單顆晶片需要經過數十道光罩堆疊層的處理，其中僅有少數關鍵臨界層(Critical Layers)使用高階EUV進行曝光，
其餘70%至80%的非臨界層(Non-critical Layers)則全數交由DUV浸潤式(Immersion DUV)系統完成處理，這項混合分工是維繫晶圓廠總體吞吐量(Throughput)與控制單片生產成本的底層工業邏輯

DUV在先進製程中的核心角色不僅限於降低非臨界層的成本，更關鍵在於作為修補EUV曝光隨機缺陷(Stochastic Defects)的技術底座，
EUV曝光因波長極短(13.5nm)，在高功率照射下易產生光子隨機散落現象(Photon Shot Noise)，導致微縮線路邊緣出現微觀下的嚴重凹凸不平，即線邊緣粗糙度(Line Edge Roughness，LER)，
為解決此問題，利用DUV(193nm波長)進行特定深度的二次精準熱重組照射(Thermal Re-flow Exposure)，
其運作原理是透過化學放大感光巨分子(Chemically Amplified Resists)內部的酸催化連鎖反應(Acid-catalyzed Reaction)，
在特定的曝光後烘烤(Post-exposure Bake，PEB)溫度下，讓感光材料發生微幅的橫向物理熱流動，從而抹平EUV留下的LER缺陷，確保晶片在導電時不會發生局部漏電或短路，
透過DUV後端高溫烘烤製程與特殊溶劑顯影(Developer)的跨階段優化，晶圓廠能精確控制晶片全域的關鍵尺寸均勻性(Critical Dimension Uniformity，CDU)，
將製程變異控制在亞奈米(Sub-nanometer)級別，這是純靠EUV單獨曝光無法達到的物理良率指標

ASML於近期推動第一代高孔徑(High-NA)EUV曝光機投產時，多國研發中心發現其超高焦深(Depth of Focus)限制會顯著放大光子的隨機缺陷與盲孔(Missing Vias)比率，
這迫使英特爾(Intel)與三星(Samsung)等大廠於2026年重新修訂工藝路線圖，在High-NA中額外塞入多道基於DUV的高階化學處理(Track)步驟，以強行補救前段曝光缺陷，
隨著全球晶圓代工廠朝向2nm以下(如A16製程)挺進，純EUV/High-NA曝光的光罩成本正呈現指數型失控，半導體產業協會預估，透過極致開發DUV多重曝光(Multi-patterning)的修補極限，
將可在2030年代中期前，將昂貴的EUV光罩使用總量限制在每片晶圓20道以下，從而為下一代AI算力晶片的商業化量產提供穩固的財務護城河

WingStar
路人甲乙丙

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1687 Posts

Posted - 07/12/2026 : 09:54:08

https://www.eetimes.com/ai-energy-barrier-forces-system-technology-co-optimization/

隨著AI算力狂潮遭遇嚴重的電力與能源瓶頸，半導體發展藍圖正從單純追求更快的處理器晶片，全面轉向系統與技術協同優化(STCO)的顛覆性架構變革，
2026年的Leti創新日(Leti Innovation Days 2026)上業界一致共識，能源效率已成為重塑下世代AI硬體設計的最核心限制

傳統的半導體研發習慣將元件劃分為不同領域獨立進行優化(如單獨提升處理器時脈、擴大記憶體容量或改進冷卻散熱)，
然而，系統與技術協同優化(System-Technology Co-Optimization，STCO)架構的核心在於全局同步設計，
要求工程師在研發初期就必須將處理器、記憶體、互連架構、晶片封裝、供電網路(Power Delivery)以及熱力學散熱視為一個不可分割的整體系統進行協同設計，
在AI時代，單一領域的盲目提升往往只是將效能瓶頸轉移到另一個環節，無法實質降低總體能耗

隨著AI晶片內部的連接點從數千萬個暴增至數十億個，傳統的2D晶片平面佈局遭遇由電力、記憶體、互連(銅線)與散熱組成的四大壁壘限制，
透過STCO架構，下世代晶片改採Fine-pitch的3D晶圓對晶圓混合鍵合技術，直接將記憶體層(如MRAM或HBM)堆疊在邏輯核心(Logic Core)上方，
這種物理距離的極致縮短，大幅壓縮數據傳輸所需的每位元能耗(picojoules per bit)，能有效實現高頻寬、低延遲且極致省電的運算環境

隨著摩爾定律實體放緩，半導體產業的競爭指標已出現結構性移轉，過往衡量晶片輸出的常規指標(如單純的電晶體密度或運算浮點數)已減少使用，
取而代之的是每瓦、每秒、每代幣輸出的綜合能效比，未來的硬體差異化不再取決於單一裸晶(Die)的製程有多先進，
而是取決於處理器與共同封裝光學元件(CPO)、晶片組(Chiplets)以及低損耗軟體如何高效整合

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