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a2979
路人甲乙丙
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 Posted - 06/02/2026 : 10:49:58
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Originally posted by damau
第一，堆疊不是中國發明的，早就有人再用，連IEEE都在提出3D IC或堆疊die 測試標準，根本不是像華為所謂發展新原則
第二，沒人否認堆疊，3D 設計能提昇性能.
第三，堆疊隨著密度越高，問題越多，像熱量問題，若光靠降頻，則速度到峰值後會迅速下掉，若設計散熱管道，如何保障熱循環能排散熱量，如何能保証細小管線內長時間不會因雜質或結晶而堵塞？
第四.若華為只是聲稱下代晶片用堆疊方式來增加性能，我相信不會有那麼大爭議
説是概念也可，但說搞出個定律（Law)就太超過了，很多問題都自己或產業還找不到答案呢.若是只是商業宣傳也罷，在IEEE這種大神雲集地方當成定律發表，不被釘死才怪
最後我認為華為第一代堆疊晶片也許問題並不太嚴重，但隨著設計複雜化，堆疊增加，問題會越來越大.
對華為來説，但反正韭菜錢已經進入口袋，再搞個什麼雞巴定律，再依樣畫壺再搞一次就好.
如何连个新闻发布都懒得看（比如黄仁勋和我），或者看不懂，可以找AI啊！！
你看傻绿鸟这次为什么不上蹿下跳了，因为这是一个一知半解和浑水摸鱼装专业被小白用AI打脸的时代
如果用AI专业解读还是�茠k理解还在用简单的“晶片用堆疊方式來增加性能”，我们可以用减少脑容量的方式来理解
“晶片叠加”是多个“小脑”协作成一个系统，“韬定律”是把单个“小脑”变成巨大高效的“大脑”
这个概念我感觉已经说了5遍了，为什么傻子们还在前仆后继呢 |
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a2979
路人甲乙丙
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Posted - 06/02/2026 : 10:56:18
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Originally posted by Henschel
在口国腦殘心目中，黃仁勳也只是眼睛腦子也不太行的奇葩物種
政治搞太多了专业就会缺失，一时口误��伤大雅，毕竟世上�蚕o人
二次三次那就是奇葩物种了，这就是黄仁勋和越南奇葩仔Henschel的本质区别 |
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guy123
路人甲乙丙
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Posted - 06/02/2026 : 11:08:39
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长征十二号乙昨天是首飞，而且研发才21个月……可容纳36颗卫星批量部署；一子级并联9台百吨级YF-102R液氧煤油发动机（推力800吨），近地轨道运载能力达20吨级。
这两个月要回收的长征十号乙和朱雀三号。长征十号乙是登月主力，马上要进行海上回收。中国在研的可回收火箭至少十三型，今年要首飞的民营可回收型号有八枚。出了这个月发射的朱雀三号，还有深蓝航天的星云一号、星际荣耀的双曲线三号、箭元科技的元行者一号均在首飞时，验证海上回收技术。
民营企业要是能养蛊养出两家来，也是不错的。另外中国的4G和5G覆盖率达到村村通，低轨星座除非6G需求空地一体，必须要上，否则需求不像出了城区就信号差的老美那么大，当然军用和船用还是有很大需求的。如果只是军用的话，布设在东亚的就暂时用不了星链这么多颗了…… |
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guy123
路人甲乙丙
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Posted - 06/02/2026 : 11:21:39
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台积电的3D封装和华为韬定律差别，我个人理解就像雕版和活字印刷，或者随意堆俄罗斯方块与调整方块方向位置见缝插针的区别。华为的设计，在晶体内部的时候，可以把每个模块分散在各个die里。不像传统上只能装在单一的die里然后封装。
所以华为这套东西，必须要用到3D版的EDA软件，你台积电软件都没有……
北京大学集成电路学校介绍面向韬定律的3D版EDA设计软件。
“传统的2D设计流程，乃至现行的“赝3D” （pseudo-3D）设计流程，即综合后每个模块被一次性“钉死”到某一片die，再用2D EDA工具逐片实现，都已不足以发挥其潜力。要真正承载逻辑折叠，物理设计实现必须在完整的三维空间中搜索，模块内划分、跨die互连与垂直热路径优化应在同一个优化框架下协同求解。这正是“真3D”（true-3D）EDA工具的核心要义。”
“真3D”vs“赝3D”：一个模块不再被钉死在某一片die上
https://ic.pku.edu.cn/xwdt/728c19c760384e30be9405f8e656b6e0.htm |
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a2979
路人甲乙丙
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Posted - 06/02/2026 : 12:12:18
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其实用3D封装简直就误导了韬定律，因为在平面层才是韬定律的核心，芯片再小平面之间也是有距离，而韬定律
“通过逻辑折叠，将关键路径上的逻辑门垂直堆叠到上下两层，原本的水平“绕路”被极短的垂直连接替代。这相当于把平面上的长线路“折”起来，让信号在两层之间直接上下“穿越”，距离大幅缩短。”
虽然出现的垂直两层，但本质不是简单的往上叠加增加晶体管数目，而是为了缩短平面层之间的传输距离，这才是韬定律“逻辑折叠”的真正意义（时间微缩）
当前韬定律仍是“二维平面”（未来三维重构），传统3D叠加那是“三维立体”
韬定律是让二维平面信号跑短路“提升效率 ”，传统3D叠加就是简单的增加数目“提升算力”
韬定律是“时间微缩”，而摩尔定律是“空间微缩” |
Edited by - a2979 on 06/02/2026 12:25:23 |
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damau
路人甲乙丙
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Posted - 06/02/2026 : 13:17:41
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Originally posted by guy123
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Originally posted by damau
第一，堆疊不是中國發明的，早就有人再用，連IEEE都在提出3D IC或堆疊die 測試標準，根本不是像華為所謂發展新原則
第二，沒人否認堆疊，3D 設計能提昇性能.
第三，堆疊隨著密度越高，問題越多，像熱量問題，若光靠降頻，則速度到峰值後會迅速下掉，若設計散熱管道，如何保障熱循環能排散熱量，如何能保証細小管線內長時間不會因雜質或結晶而堵塞？
第四.若華為只是聲稱下代晶片用堆疊方式來增加性能，我相信不會有那麼大爭議
説是概念也可，但說搞出個定律（Law)就太超過了，很多問題都自己或產業還找不到答案呢.若是只是商業宣傳也罷，在IEEE這種大神雲集地方當成定律發表，不被釘死才怪
最後我認為華為第一代堆疊晶片也許問題並不太嚴重，但隨著設計複雜化，堆疊增加，問題會越來越大.
對華為來説，但反正韭菜錢已經進入口袋，再搞個什麼雞巴定律，再依樣畫壺再搞一次就好.
阁下新闻都没搞清楚就在这叭叭叭，这和3D封装是两码事，3D封装可没法缩短上下两层之间的信号传输距离。3D封装的核心是连接已经成型的独立裸芯（die），而逻辑折叠的核心是重新布局单颗裸芯内部的逻辑门。
3D封装对象是多颗独立制造的die叠加；逻辑折叠的工作对象是同一颗die内部的组合逻辑门。区别就像是雕版印刷和活字印刷，逻辑折叠要在设计上把联络比较多的模块放在一颗die内部。一个是“把做好的积木搭得紧凑一些”，一个是“在设计积木形状时就考虑如何让它自己站得更稳”。
“华为麒麟2026芯片就是最好的证明。相比麒麟9030 Pro，麒麟2026的晶体管密度大幅提升了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯片面积上可以集成2.38亿个晶体管，理论上与Intel 18A工艺持平，接近初代台积电3nm。同时，SoC性能核能效提升41%，最高主频提升近13%。这些数字不是靠缩小线宽、更换制程得来的，而是在设计端硬生生“挤”出来的。”
https://weibo.com/1887344341/5303954323014532
早就説了
3D chip Intel很早就展示過了，當時是用TSV,自己去查,
產業早就研究了，提昇效率誰都知道，
在民間打廣告吹吹就算了，誰也沒像華為敢在IEEE那制定定律大吹特吹.
好像都是華為搞出來發展出來的.
chip-chip，wafer-wafer堆疊， 早在十幾年前3D Nand就在實作了，
IEEE還對"3D IC"或堆疊Die設立測試標準，前面明指的是3D IC,你要往封裝扯我也沒辦法，
3D ic問題之前就説了,堆疊越多，設計越複雜，問題越難解.要不然IEEE為何要為3D IC定規範
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Edited by - damau on 06/02/2026 13:49:06 |
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a2979
路人甲乙丙
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Posted - 06/02/2026 : 13:40:03
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Originally posted by damau
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Originally posted by guy123
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Originally posted by damau
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早就説了
3D chip Intel很早就展示過了，當時是用TSV,自己去查,
產業早就研究了，提昇效率誰都知道，
在民間打廣告吹吹就算了，誰也沒像華為敢在IEEE那制定定律大吹特吹.
好像都是華為搞出來發展出來的.
chip-chip，wafer-wafer堆疊， 早在十幾年前3D Nand就在實作了，
你要往封裝扯我也沒辦法，
3D ic問題之前就説了,堆疊越多，設計越複雜，問題越難解.要不然IEEE為何要為3D IC定規範
早说个der儿，小脑难道是自闭吗？说的这么明白了谁TM跟你堆叠，你把这些词和韬定律扔到到AI它会瞬间打通你的脑门二脉。
韬定律是折叠，折折折不是堆堆堆，你嘀明白？？ |
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damau
路人甲乙丙
1949 Posts |
Posted - 06/02/2026 : 13:54:13
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Originally posted by a2979
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Originally posted by damau
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Originally posted by guy123
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Originally posted by damau
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早就説了
3D chip Intel很早就展示過了，當時是用TSV,自己去查,
產業早就研究了，提昇效率誰都知道，
在民間打廣告吹吹就算了，誰也沒像華為敢在IEEE那制定定律大吹特吹.
好像都是華為搞出來發展出來的.
chip-chip，wafer-wafer堆疊， 早在十幾年前3D Nand就在實作了，
你要往封裝扯我也沒辦法，
3D ic問題之前就説了,堆疊越多，設計越複雜，問題越難解.要不然IEEE為何要為3D IC定規範
早说个der儿，小脑难道是自闭吗？说的这么明白了谁TM跟你堆叠，你把这些词和韬定律扔到到AI它会瞬间打通你的脑门二脉。
韬定律是折叠，折折折不是堆堆堆，你嘀明白？？
什麼是「邏輯折疊」（Logic Folding）
過去的晶片設計大多是「平面（2D）」的，邏輯單元散佈在平面上，訊號傳輸距離較長，容易產生延遲與耗能。設計升級：邏輯折疊從設計源頭入手，利用自行研發的 EDA 演算法，將原本平面的電路邏輯（如邏輯閘、觸發器等）重新規劃到三維空間，拆分成上下兩層垂直"堆疊"。運作方式：這就像將一張平面的紙「對折」成雙層建築。訊號不需要繞遠路，可以直接「上下樓」傳輸，大幅降低訊號延遲，同時節省寶貴的走線資
看到堆疊兩字沒？都已經提TSV了，你以為真用折的？ |
Edited by - damau on 06/02/2026 13:58:43 |
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guy123
路人甲乙丙
4272 Posts |
Posted - 06/02/2026 : 14:24:09
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我觉得北京大学介绍自家3D版EDA，图文并茂已经说的很清楚了，过去封装只能同一模块做一起放同一片die内，信号调度起来要横跨整个模块，华为能把同一模块的东西分散在不同die内，然后封装在一起，本来信号要通过平面联通的东西，通过上下层直接就可以联通了，节省了路径。
你要硬说别家也有这技术，那也行，麻烦拿出成果来？你能用老旧DUV做出3纳米制程嘛？
“真3D与赝3D的范式差异可以归结为以下两点。
其一，划分粒度。赝3D以整个模块为最小单位被分到某一片die，模块内部的所有标准单元必然位于同一片die；真3D则支持模块内自由划分，同一模块内的标准单元可以被分布到不同die，设计空间更大。
其二，优化空间。赝3D在每片die上各自进行优化，大量复用传统2D芯片的EDA工具，不允许跨die逻辑变换、移动等操作。真3D则将多die构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨die逻辑变换、移动等操作。”
https://ic.pku.edu.cn/xwdt/728c19c760384e30be9405f8e656b6e0.htm |
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a2979
路人甲乙丙
3511 Posts |
Posted - 06/02/2026 : 16:01:47
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Originally posted by damau
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Originally posted by a2979
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Originally posted by damau
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Originally posted by guy123
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Originally posted by damau
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什麼是「邏輯折疊」（Logic Folding）
過去的晶片設計大多是「平面（2D）」的，邏輯單元散佈在平面上，訊號傳輸距離較長，容易產生延遲與耗能。設計升級：邏輯折疊從設計源頭入手，利用自行研發的 EDA 演算法，將原本平面的電路邏輯（如邏輯閘、觸發器等）重新規劃到三維空間，拆分成上下兩層垂直"堆疊"。運作方式：這就像將一張平面的紙「對折」成雙層建築。訊號不需要繞遠路，可以直接「上下樓」傳輸，大幅降低訊號延遲，同時節省寶貴的走線資
看到堆疊兩字沒？都已經提TSV了，你以為真用折的？
对于自闭症儿童我们要用更直观的方式，否则脑残儿童只会不停的拿一堆专业名词在那哇哇乱叫不明所以
如果有件事，必须从上海跑到北京办事厅再回到上海才能办成（跑两次），那韬定律相当于在上海上空建了个办事厅（堆叠），只要楼梯爬上去再回来爬两次即可（不需要去北京，不需要去北京，不需要去北京，重要的事说三遍），这叫做韬定律逻辑折叠
当然你也可以在地图上多搭建一个平行宇宙，两个平行宇宙两个人同时从上海跑到北京办事厅再回来跑一次（必须去北京，必须去北京，必须去北京，重要的事说三遍），两个平行宇宙间中间穿跟线，数据汇总完成一次任务，这叫做传统堆叠
传统堆叠就是堆叠，上海跑北京两个人加起来两趟一步都不能少，虽然效率加倍，两个人所花的时间叠加在一起一秒都不能少，蛮力效率
而韬定律通过堆叠的方式在上海上空建立一个营业厅，从而把上海到北京的“时间”折叠成上海到本地上空的营业厅的“时间”，从而达到时间折叠
用堆叠（上空建营业厅）方式达到时间的折叠（不需要去北京），你管这个叫堆叠？？
韬定律不需要去北京，不代表你传统的堆叠不需要去，我折叠的就是你那堆杂七杂八的专业词堆叠所需的时间。没你那堆引以为傲的传统堆叠，我还真韬不起来。
至少你这种肤浅浅到薄的傻吊会��视时间的折叠，而只盯着上空堆叠的这个营业厅，却不知道这个营业厅是为何而建。 |
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a2979
路人甲乙丙
3511 Posts |
Posted - 06/02/2026 : 16:24:28
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随便再加一句，韬定律对标的从来不是那些杂七杂八的传统堆叠，不要拿重复建京沪线的难度来形容韬定律的难度，根本就不是一个赛道。
韬定律难度在于如何堆叠一个空中营业厅直接把京沪线给灭了
摩尔定律靠“缩小”折叠时间，
韬定律靠“堆叠”折叠时间
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Henschel
路人甲乙丙
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damau
路人甲乙丙
1949 Posts |
Posted - 06/03/2026 : 00:00:38
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Originally posted by a2979
随便再加一句，韬定律对标的从来不是那些杂七杂八的传统堆叠，不要拿重复建京沪线的难度来形容韬定律的难度，根本就不是一个赛道。
韬定律难度在于如何堆叠一个空中营业厅直接把京沪线给灭了
摩尔定律靠“缩小”折叠时间，
韬定律靠“堆叠”折叠时间
現在又説啥傳統堆疊，
然後又堆疊折疊時間，搞正反合那套，開始幫華為擦屁股，
你設計上可折來折去，連來連去，目前實作上就是堆疊，產業上就叫stacking,不管是TSV,chip-chip.
華為能作兩層堆疊，並求之間多IO短路徑就夠熗了，頂多之間加少許，上下兩層散熱好作，
你要搞營業廳，對不起，散熱問題，干擾問題，線路問題.之前都說過，
你忙著鏡頭前搞自瀆沒看到，我也能諒解解釋給你聽了
最後華為就算搞定，搞出個良率20%,還沒3nm速度快，然後說是啥Law,
這不是瞎吹是什麼？？？你說是趨勢我都能諒解.
你以為台積電，intel, samsung為何只搞技術儲備??
IEEE這些大拿攻擊就在攻這些.我們流冷汗的也在這.
Intel 早就搞出3D CPU.
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Edited by - damau on 06/03/2026 00:46:27 |
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美共大戰15
